SC1421
产品概况
SC1421是采用逐次逼近型架构，内置采样保持电路、内部时钟以及高速串行接口的单通道12位串行6 µs SAR ADC。SC1421的模拟输入范围为±10 V，采用+5 V单电源供电，典型功耗仅25 mW。

SC1421采用8引脚的SOIC封装。

主要性能
  12 位 ADC，转换时间为 6 微秒
  +5V 单电源供电
  高速、易用的串行接口
  片内采样保持放大器
  低功耗：25mW（典型值）
  模拟输入范围±10V
  8 引脚 SOIC 封装
应用场合
  工业自动化技术
  可编程逻辑控制器 (PLC)
  分布式控制系统 (DCS)

时序和控制部分
图2显示了SC1421最佳性能工作时所需的时序。在图中所示的序列中，转换在CONVST
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上升沿开
始，6μs后SC1421本次转换得到的新数据会存储在输出寄存器中。读取操作发生时，在CONVST
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的下
一个上升边缘之前应该最少保持600ns结束读取操作，以优化下次转换开始之前跟随/保持放大器的建立。在串行时钟频率最高为8.33MHz的情况下，芯片可实现的吞吐量为6μs (转换时间)  + 1.92μs (读取
时间) + 0.6μs (采集时间)，这将导致8.52μs的最小吞吐量时间(相当于117 kHz的吞吐量速率)。为了最小化电路板空间，SC1421 采用8 引脚封装，可用于接口的引脚数量非常有限，因此，
SC1421没有提供状态信号来指示转换何时完成。在许多应用中该问题无需考虑，因为数据可以在转串行接口
SC1421的串行接口仅由两根线组成，一个串行时钟输入(SCLK)和一个串行数据输出(SDATA)，
这是大多数微控制器，DSP处理器和移位寄存器都易于使用的接口。
图4显示了SC1421读取操作的时序图，串行时钟输入(SCLK)为串行接口提供时钟源，串行数据
在该时钟的上升沿上从SDATA线时钟输出，在SCLK的下降沿上有效。串行时钟输入(SCLK)必须提
供16个时钟脉冲，以完全获得转换结果，SC1421提供四个前导零，后面跟着以MSB  (DB11)开始的12
位转换结果，最后上升时钟边缘的最后一个数据位是LSB  (DB0)，在SCLK的第十六下降沿，SDATA
线被禁用(三态)。在最后一位被敲出后，SCLK输入应该返回低电平，并一直保持低电平，直到下一
次串行数据读取操作；如果在第十六个时钟之后还有额外的时钟脉冲，SC1421将重新开始，从其输
出寄存器输出数据，即使此时时钟停止，数据总线也将不再是三态模式；如果串行时钟在CONVST
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的下一个下降沿之前停止，SC1421将继续正常工作，输出移位寄存器在CONVST
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下降沿时复位，因
此当CONVST
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变低时，SCLK线必须是低的，以便可以正常复位输出移位寄存器。
串行时钟输入在串行读取操作期间不需要是连续的，这16位数据(4个前导零和12位转换结果)可
以以字节数从SC1421读取，需要注意 SCLK输入必须在两个字节之间保持低电平。
通常，输出寄存器在转换结束时更新。当转换完成时，从输出寄存器的串行读取正在进行，但
是，输出寄存器的更新是延迟的，在这种情况下，当串行读取完成时，输出寄存器将被更新。如果
串行读取在CONVST
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的下一个下降沿之前没有完成，输出寄存器将在CONVST
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的下降沿更新，并复
位输出移位寄存器。在时序控制程序中，若数据读取已经启动，但在CONVST
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下降沿之前没有完成，
用户必须提供大于1.5μs的CONVST
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脉冲宽度，以确保在下一个转换开始之前SC1421可以正确进行工
作；在时序控制程序中，输出更新要么发生在转换结束，要么发生在CONVST
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上升沿前1.5μs完成的
串行读取结束时。通常CONVST
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可以达到最小50ns的脉宽。
SC1421对串行时钟边缘进行计数，以知道输出寄存器的哪位应该放在SDATA输出上，为了确保
芯片输出数据连续，只要SCLK线是低的，串行时钟计数器在CONVST
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输入的下降沿复位。用户应该
确保在串行数据读取操作进行时，不会出现CONVST
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输入上的下降沿。
换期间或转换后从SC1421读取；然而，想要从SC1421获得最佳性能的应用程序必须确保数据读取不
会发生在转换期间或在CONVST
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上升边缘之前的600ns期间。这可以通过两种方式实现：
(1)  在软件时序控制中确保读操作直到CONVST
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上升沿后6μs再开始进行，只有当软件知道何时
发出CONVST
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命令时，这才有可能
(2)  使用CONVST
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信号作为转换开始信号和中断信号。最简单的方法是为CONVST
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生成一个高低
时间为6μs的方波信号(见图3)，转换在CONVST
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上升边缘开始，CONVST
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的下降沿发生在6μs
之后，可以作为一个活跃的低电平信号或下降沿触发的中断信号来告诉处理器从SC1421读取
数据。如果读取操作在CONVST
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上升沿前600ns完成，也可以满足SC1421的数据读取时序。
上述方案将吞吐量限制在12μs以内，根据处理器对中断信号的响应时间和处理器读取数据所花
费的时间，这可能是系统运行的最快时间。在任何情况下，CONVST
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信号不必保持50:50占空比，可
以根据实际使用情况进行调整，以优化SC1421的吞吐量率。或者，CONVST
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信号可以提供一个正常
的窄脉宽，CONVST
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的上升沿可以作为一个活跃高电平或上升沿触发中断，在读取数据之前，可以
实现6μs的软件延迟。